3.5电源经过二极管和电感进入分频器后，分频器开始工作，和晶体一起产生振荡，在晶体的两脚均可以看到波形。晶体的两脚之间的阻值在450---700欧之间。在它的两脚各有1V左右的电压，由分频器提供。晶体两脚常生的频率总和是14.318M。
总频（OSC）在分频器出来后送到PCI槽的B16脚和ISA的B30脚。这两脚叫OSC测试脚。也有的还送到南桥，目的是使南桥的频率更加稳定。在总频OSC线上还电容。总频线的对地阻值在450---700欧之间，总频时钟波形幅度一定要大于2V电平。如果开机数码卡上的OSC灯不亮，先查晶体两脚的电压和波形；有电压有波形，在总频线路正常的情况下，为分频器坏；无电压无波形，在分频器电源正常情况下，为分频器坏；有电压无波形，为晶体坏。
没有总频，南、北桥、CPU、CACHE、I/O、内存上就没有频率。有了总频，也不一定有频率。总频一定正常，可以说明晶体和分频器基本上正常，主要是晶体的振荡电路已经完全正常，反之就不正常。
当总频产生后，分频器开始分频，R2将分频器分过来的频率送到南桥，在南桥处理过后送到PCI槽B8和ISA的B20脚，这两脚叫系统测试脚，这个测试脚可以反映主板上所有的时钟是否正常。系统时钟的波形幅度一定要大于1.5V，这两脚的阻值在450---700欧之间，由南桥提供。
在主板上RESET和CLK者是南桥处理的，在总频正常下，如果RESET和CLK都没有，在南桥电源正常情况下，为南桥坏。主板不开机，RESET不正常，先查总频。在主板上，时钟线比AD线要粗一些，并带有弯曲。
检测方法:
1.CMOS供电压是否正常
2.14.318晶体是否起振
数字逻辑 时序电路分析
CK = CLK = CP ：是时序逻辑的时钟信号，即同步信号，其作用是使逻辑电路在同一时刻动作，步调一致，保证数据传输、逻辑运算的可靠性。
时钟的作用时刻有两种：
1、上升沿（前沿 、↑）有效，器件的时钟端子与时钟信号直接连接。
2、下降沿（后沿、↓）有效，器件时钟端子带非门的小圈，本题就是如此。
触发器输出 Q 的值，是触发器的性质决定的，本题是 D 触发器：Q(n+1) = D 。
而 D 与 X、Y、Q、Q' 有关：
D = ( (X' Q)' ( YQ')' )'
= X'Q + YQ'
画波形图默认触发器初始状态为零，即：Q = 0 ，Q' = 1 。
对初学者而言，这一题不简单，你对照 D、 Q 的逻辑关系，仔细琢磨波形图的含义。
电子电路之简易时钟控制电路
用555电路可以实现。Udd取5V,C取100uF/16V,R1取1K,R2取68K，振荡周期约为0.7R2C=0.7*68000*0.0001，约为5秒。